Memory系列之--DDR(內存)時序怎么讀

2019-03-15 by:CAE仿真在線來源:互聯(lián)網(wǎng)

對于大部分工程師而言,Memory在設計中經常會非常困難,這種困難,來源于數(shù)目繁多的各種信號線,來源于各種不同的拓撲結構,更來源于JEDEC Spec中讓人眼花繚亂的時序圖……然而,這終究是需要邁過去的一道坎

從JEDEC的Specification中可以看到Memory相關的Timing十分復雜. 但如果只是分析信號完整性, 大部分復雜的時間參數(shù)都可以忽略, 以下就DDR3-1333 2R*8 Unbuffered Memory為例, 對只同信號完整性相關的一些時間參數(shù)做一個回顧。

1寫入數(shù)據(jù)

寫數(shù)據(jù)是從Controller寫入數(shù)據(jù)到DRAM. 參考JEDEC 2R*8 的Topology可以知道, 相同Rank內共用同一Clock信號, 一個Rank共64bit數(shù)據(jù), 每8bit為一組對應自己的DQS信號, 所以在同一Rank內共有8個DQS同Clock在信號寫入時邊緣對齊.由于芯片內部差異, 發(fā)送端DQS同Clock時間差值為tCKDQS (DDR3-1333 Spec: ±100pS).到達接收端, 即DRAM端時, 由每個DQS及Clock線長的不匹配而引起到達時間的差異記為tDQSS, 其值在±0.25tCK之間 (DDR3-1333 Spec: ± 375pS). 同時如果tDQSS>0, 即DQS晚于Clock到達DRAM, DQS的前一個下降沿和Clock的上升沿的時間間隔tDSS>0.2tCK (DDR3-1333 Spec 300pS). 如果tDQSS≤0, 即DQS早于Clock到達DRAM, 則DQS的下一個下降沿同Clock上升沿之間的時間差tDSH>0.2tCK (DDR3-1333 Spec 300pS).

在寫入數(shù)據(jù)時, 每組數(shù)據(jù)內DQS的上升沿將觸發(fā)DQ/DM代表的電平寫入DRAM中. 同樣發(fā)送端組內DQ/DM相對于DQS的差異tDQSDQ在-475pS~-275pS之間(DDR3-1333).在到達DRAM時, DQS的邊緣應對齊于有效DQ/DM時間范圍的中心. DQ/DM的Setup Time為tDS, Hold Time為tDH.

2讀取數(shù)據(jù)

讀取數(shù)據(jù)是將數(shù)據(jù)從相應的DRAM中讀到Controller中. 在DDR信號中DQS/DQ/DM是可以雙向傳輸?shù)男盘? 而其他Clock/Address/Command/Control信號都是單向傳輸信號, 只從Controller發(fā)送, DRAM接收. 在數(shù)據(jù)讀取時, Clock的上升沿觸發(fā)DQS/DQ/DM信號同時從DRAM端發(fā)出, DQS上升沿相對于Clock上升沿的Delay為tDQSCK (DDR3-1333 Spec ±255pS以內), DQ跳變沿相對于DQS邊緣的delay為tDQDQS (DDR3-1333 Spec: -180pS ~ 125pS).

信號從DRAM傳輸?shù)紺ontroller, DQ同DQS間的時間差記為tDQSQ, DDR3-1333中tDQSQ < 125pS, DQ Hold Time tQH > 0.38tCK (DDR3-1333 Spec: 570pS). Controller內部將DQS延時1/4tCK (90?相位提升) 后作為DQ的觸發(fā)信號, 所以相位提升后的DQS的上升/下降沿對齊于有效DQ信號的中心.

3ADD/CMD/CTL寫入時序

ADD/CMD/CTRL是單向傳輸信號, 只從Controller發(fā)送到DRAM顆粒, 同時不同于數(shù)據(jù)線的雙倍速率傳輸, 在DDR1/2/3中ADD/CMD/CTRL都是單倍速率傳輸?shù)? 也就是說每一個Clock的周期內最多傳送1位的ADD/CMD/CTRL指令, 比如Clock的頻率為667MHz時, ADD/CMD/CTRL的最大頻率為333MHz. 在發(fā)送端, 即Controller一側, Clock的上升沿對齊于有效AMD/CMD/CTRL的中心. 但通常ADD/CMD的負載多, 拓撲結構復雜, 當時鐘頻率越來越高時, 在接收端, 一個時鐘周期內不能絕對保證ADD/CMD的建立保持時間滿足要求. 此時Controller會將ADD/CMD的數(shù)據(jù)有效時間擴大到2個時鐘周期, 以保證指令的正確傳輸.在發(fā)送端每個時鐘周期內ADD/CMD/CTRL值都發(fā)生變化的時序稱為1T Timing, 每2個時鐘周期內ADD/CMD發(fā)生變化的時序稱為2T Timing, 2T Timing多見于內存時鐘頻率大于等于800MHz的系統(tǒng)中. 1T Timing中tCKAC/tCKCTRL是ADD/CMD/CTRL有效到第一個Clock上升沿的時間差 (DDR3-1333 Spec: -900~-600pS; AMD tADDRskew = tCKAC(max) – tCKAC(min) = 0~100pS), 2T Timing中tCKAC是ADD/CMD/CTRL有效到第一個Clock上升沿的時間差 (DDR3-1333 Spec: -2400~-2100pS).