信號(hào)完整性基礎(chǔ)知識(shí)【中興通訊研究所】

2017-04-17 by:CAE仿真在線來(lái)源:互聯(lián)網(wǎng)

《信號(hào)完整性基礎(chǔ)知識(shí)》

中興通訊上海第一研究所張士賢編寫

前言近年來(lái),通訊技術(shù)、計(jì)算機(jī)技術(shù)的發(fā)展越來(lái)越快,高速數(shù)字電路在設(shè)計(jì)中的運(yùn)用越來(lái)越多,數(shù)字接入設(shè)備的交換能力已從百兆、千兆發(fā)展到幾十千兆。高速數(shù)字電路設(shè)計(jì)對(duì)信號(hào)完整性技術(shù)的需求越來(lái)越迫切。在中、大規(guī)模電子系統(tǒng)的設(shè)計(jì)中,系統(tǒng)地綜合運(yùn)用信號(hào)完整性技術(shù)可以帶來(lái)很多好處,如縮短研發(fā)周期、降低產(chǎn)品成本、降低研發(fā)成本、提高產(chǎn)品性能、提高產(chǎn)品可靠性。數(shù)字電路在具有邏輯電路功能的同時(shí),也具有豐富的模擬特性,電路設(shè)計(jì)工程師需要通過(guò)精確測(cè)定、或估算各種噪聲的幅度及其時(shí)域變化,將電路抗干擾能力精確分配給各種噪聲,經(jīng)過(guò)精心設(shè)計(jì)和權(quán)衡,控制總噪聲不超過(guò)電路的抗干擾能力,保證產(chǎn)品性能的可靠實(shí)現(xiàn)。為了滿足中興上研一所的科研需要,我們?cè)谌ツ旰徒衲觋P(guān)于信號(hào)完整性技術(shù)合作的基礎(chǔ)上,克服時(shí)間緊、任務(wù)重的困難,編寫了這份硬件設(shè)計(jì)培訓(xùn)系列教材的“信號(hào)完整性”部分。由于我們的經(jīng)驗(yàn)和知識(shí)所限,這部分教材肯定有不完善之處,歡迎廣大讀者和專家批評(píng)指正。本教材的對(duì)象是所內(nèi)硬件設(shè)計(jì)工程師,針對(duì)我所的實(shí)際情況,選編了第一章——導(dǎo)論、第二章——數(shù)字電路工作原理、第三章——傳輸線理論、第四章——直流供電系統(tǒng)設(shè)計(jì),相信會(huì)給大家?guī)?lái)益處。同時(shí),也希望通過(guò)我們的不懈努力能消除大家在信號(hào)完整性方面的煩腦。在編寫本教材的過(guò)程中,得到了沙國(guó)海、張亞?wèn)|、沈煜、何廣敏、鐘建兔、劉輝、曹俊等的指導(dǎo)和幫助,尤其在審稿時(shí)提出了很多建設(shè)性的意見(jiàn),在此一并致謝!

張士賢2000年10月31日

1.信號(hào)完整性(Signal Integrity)
信號(hào)完整性是指信號(hào)在信號(hào)線上的質(zhì)量。信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候具有所必需達(dá)到的電壓電平數(shù)值。
2.傳輸線(Transmission Line)
傳輸線是一個(gè)網(wǎng)絡(luò)(導(dǎo)線),并且它的電流返回到地或電源。
3.特性阻抗(Characteristic Impedance)
組成信號(hào)傳輸回路的兩個(gè)導(dǎo)體之間存在分布電感和分布電容,當(dāng)信號(hào)沿該導(dǎo)體傳輸時(shí),信號(hào)的躍變電壓(V)和躍變電流(I)的比值稱為特性阻抗(Z0),即 Z0=V/I。
4.反射(Reflection)
反射就是在傳輸線上的回波。信號(hào)功率(電壓和電流)的一部分傳輸?shù)骄€上并達(dá)到負(fù)載處,但是有一部分被反射了。如果源端與負(fù)載端具有相同的阻抗,反射就不會(huì)發(fā)生。
5.串?dāng)_(Crosstalk)
串?dāng)_是兩條信號(hào)線之間的耦合。信號(hào)線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流,而感性耦合引發(fā)耦合電壓。
6.過(guò)沖(Overshoot)
過(guò)沖就是第一個(gè)峰值或谷值超過(guò)設(shè)定電壓。對(duì)于上升沿是指最高電壓,而對(duì)于下降沿是指最低電壓。過(guò)分的過(guò)沖能夠引起保護(hù)二極管工作,導(dǎo)致過(guò)早地失效。
7.下沖(Undershoot)
下沖是指下一個(gè)谷值或峰值。過(guò)分的下沖能夠引起假的時(shí)鐘或數(shù)據(jù)錯(cuò)誤(誤操作)。
8.電路延遲
指信號(hào)在器件內(nèi)傳輸所需的時(shí)間(Tpd) 。例如,TTL的電路延遲在3 ~ 20nS 范圍。
9.邊沿時(shí)間
器件輸出狀態(tài)從邏輯低電平躍變到高電平所需要的時(shí)間(信號(hào)波形的 10~90%),通常表示為上升沿(Tr)。器件輸出狀態(tài)從邏輯高電平下降到低電平所需要的時(shí)間(信號(hào)波形
的 90~10%),通常表示為下降沿(Tf)。
10.占空比偏斜
信號(hào)傳輸過(guò)程中,從低電平到高電平的轉(zhuǎn)換時(shí)間與從高電平到低電平的轉(zhuǎn)換時(shí)間之間的差別,稱為占空比偏斜。TTL和CMOS信號(hào)的占空比偏斜問(wèn)題較為突出,主要是因?yàn)槠漭敵龅纳仙睾拖陆笛匮舆t不同。
11.輸出到輸出偏斜
同一器件不同輸出引腳之間的信號(hào)延遲差別,稱為輸出到輸出偏斜。
12.器件到器件偏斜
由于制造工藝和使用環(huán)境的變化,造成的不同器件對(duì)應(yīng)引腳之間的信號(hào)延遲差別,稱為器件到器件偏斜。通常,器件之間的偏差遠(yuǎn)大于其他類型的偏斜。
13.動(dòng)態(tài)偏斜
主要是指由于溫度變化、地或電源噪聲造成閥值電平隨時(shí)間漂移,從而產(chǎn)生信號(hào)延遲的變化。

第 1 章高速數(shù)字系統(tǒng)設(shè)計(jì)的信號(hào)完整性分析導(dǎo)論. 7
1.1. 基本概念. 7
1.2. 理想的數(shù)字信號(hào)波形 7
理想的 TTL 數(shù)字信號(hào)波形. 7
1.2.2. 理想的 CMOS 數(shù)字信號(hào)波形. 7
1.2.3. 理想的 ECL 數(shù)字信號(hào)波形. 8
1.3. 數(shù)字信號(hào)的畸變(或信號(hào)不完整) 8
1.3.1. 地線電阻的電壓降的影響——地電平(0 電平)直流引起的低電平提高 8
1.3.2. 信號(hào)線電阻的電壓降的影響 8
1.3.3. 電源線電阻的電壓降的影響 10
1.3.4. 轉(zhuǎn)換噪聲 11
串?dāng)_噪聲 11
1.3.6. 反射噪聲 12
1.3.7. 邊沿畸變 12
1.4. 研究的目的. 13
1.4.1. 降低產(chǎn)品成本(略) . 13
1.4.2. 縮短研發(fā)周期,降低開(kāi)發(fā)成本(略). 13
1.4.3. 提高產(chǎn)品性能(略) . 13
1.4.4. 提高產(chǎn)品可靠性. 13
1.5. 研究領(lǐng)域. 14
1.5.1. 各種電路工作原理(略) 14
1.5.2. 各種電路噪聲容限(略) 14
1.5.3. 各種電路在系統(tǒng)中的噪聲(略). 14
1.5.4. 系統(tǒng)各部件的頻率特性(略) 14
1.5.5. 信號(hào)傳輸(略). 14
1.5.6. 信號(hào)延遲(略). 14
1.5.7. PCB 結(jié)構(gòu)設(shè)計(jì)(略) 14
1.5.8. 電源分配設(shè)計(jì)(略) . 14
1.5.9. 地、電源濾波(略) . 14
1.5.10. 熱設(shè)計(jì)(略). 14
1.6. 研究手段. 14
1.6.1. 物理實(shí)驗(yàn)驗(yàn)證(略) . 14
1.6.2. 數(shù)學(xué)模型計(jì)算(略) . 14
1.6.3. 軟件模擬分析(略) . 14
1.6.4. 經(jīng)驗(yàn)規(guī)則估計(jì). 14
第 2 章數(shù)字電路工作原理. 15
2.1. 數(shù)字電路分類. 15
2.1.1. GaAs(砷化鉀)速度快,但功耗大,制作原料劇毒,未成熟使用; . 15
2.1.2. 硅:使用極為廣泛,處于不斷發(fā)展中;. 15
2.2. 基本結(jié)構(gòu)和特點(diǎn). 17
TTL. 17